על פי הדיווחים, TSMC עומד להשלים את המחקר והפיתוח של אריזות שבבים מתקדמים ברמת הפאנל (PLP) ומתכננת להתחיל בייצור בקנה מידה קטן בסביבות 2027.
כדי לעמוד בביקוש לשבבי בינה מלאכותית חזקים יותר, אריזת שבבים מתקדמת ברמת הפאנל תשתמש במצעים מרובעים שיכולים להכיל יותר מוליכים למחצה במקום מצעים מעגליים מסורתיים של 300 מ"מ.
שני מקורות חשפו כי הדור הראשון של טכנולוגיית האריזה החדשה של TSMC ישתמש במצעים של 310 מ"מ x 310 מ"מ.זה קטן בהרבה מגודל 510 מ"מ x 515 מ"מ שנבדק בעבר על ידי יצרני שבבים, אך עדיין מספק שטח פנים יותר מאשר פלים מעגליים מסורתיים.
TSMC מאיץ את התקדמות הפיתוח שלה.הגורם אמר כי החברה בונה קו ייצור טייס בעיר טויואן, טייוואן, סין, במטרה להתחיל בייצור בקנה מידה קטן בסביבות 2027.
ספק אריזת השבבים והבדיקה הגדול בעולם, RiyueGuang, אישר קודם לכן כי הוא בונה קו אריזת שבבים ברמת הפאנל באמצעות מצעים של 600 מ"מ × 600 מ"מ.עם זאת, כאשר נודע כי גודל ההתחלה של TSMC היה קטן יחסית, הוא החליט לבנות קו ייצור ניסיון נוסף ב- Kaohsiung באותה גודל כמו TSMC.
אריזות שבבים נחשבו בעבר לדרישות טכניות נמוכות יותר מאשר ייצור שבבים.עם זאת, עבור שבבי מחשוב בינה מלאכותית, שיטות אריזה מתקדמות כמו טכנולוגיית אריזת שבבים של TSMC Cowos הפכו כעת לא פחות חשובות לייצור שבבים.הסיבה לכך היא שטכנולוגיית האריזה המתקדמת יכולה לשלב GPUs, CPUs ו- Rwidth Rwidth High (HBM) במחשב -על יחיד, כמו Blackwell של Nvidia.Broadcom, Amazon, Google ו- AMD מסתמכים גם על טכנולוגיית Cowos של TSMC כדי לענות על צרכי אריזת השבבים שלהם.
